SRAM的結(jié)構(gòu)框圖解

SRAM 即靜態(tài)RAM.它也由晶體管組成，SRAM的高速和靜態(tài)特性使它們通常被用來(lái)作為Cache存儲(chǔ)器。計(jì)算機(jī)的主板上都有Cache插座。
 
下圖所示的是一個(gè)SRAM的結(jié)構(gòu)框圖。
   
由上圖看出SRAM一般由五大部分組成，即存儲(chǔ)單元陣列、地址譯碼器(包括行譯碼器和列譯碼器)、靈敏放火器、控制電路和緩沖/驅(qū)動(dòng)電路。在圖中A0-Am-1為地址輸入端，CSB. WEB和OEB為控制端，控制讀寫(xiě)操作，為低電平有效1100-11ON-1為數(shù)據(jù)輸入輸出端。存儲(chǔ)陣列中的每個(gè)存儲(chǔ)單元都與其它單元在行和列上共享電學(xué)連接，其中水平方向的連線稱為“字線”，而垂直方向的數(shù)據(jù)流入和流出存儲(chǔ)單元的連線稱為“位線”。
 
通過(guò)輸入的地址可選擇特定的字線和位線，字線和位線的交叉處就是被選中的存儲(chǔ)單元，每一個(gè)存儲(chǔ)單元都是按這種方法被唯一選中，然后再對(duì)其進(jìn)行讀寫(xiě)操作。有的存儲(chǔ)器設(shè)計(jì)成多位數(shù)據(jù)如4位或8位等同時(shí)輸入和輸出，這樣的話就會(huì)同時(shí)有4個(gè)或8個(gè)存儲(chǔ)單元按上述方法被選中進(jìn)行讀寫(xiě)操作。
 
在SRAM 中，排成矩陣形式的存儲(chǔ)單元陣列的周?chē)亲g碼器和與外部信號(hào)的接口電路。存儲(chǔ)單元陣列通常采用正方形或矩陣的形式，以減少整個(gè)芯片面積并有利于數(shù)據(jù)的存取。以一個(gè)存儲(chǔ)容量為4K位的SRAM為例，共需12條地址線來(lái)保證每一個(gè)存儲(chǔ)單元都能被選中(212 =-4096)。如果存儲(chǔ)單元陣列被排列成只包含一列的長(zhǎng)條形，則需要一個(gè)12/4K位的譯碼器，但如果排列成包含64行和64列的正方形，這時(shí)則只需一個(gè)6/64位的行譯碼器和一個(gè)6/64位的列譯碼器，行、列譯碼器可分別排列在存儲(chǔ)單元陣列的兩邊，64行和64列共有4096個(gè)交叉點(diǎn)，每一個(gè)點(diǎn)就對(duì)應(yīng)一個(gè)存儲(chǔ)位。
 
因此將存儲(chǔ)單元排列成正方形比排列成一列的長(zhǎng)條形要大大地減少整個(gè)芯片地面積。存儲(chǔ)單元排列成長(zhǎng)條形除了形狀奇異和面積大以外，還有一個(gè)缺點(diǎn)就是排在列的上部的存儲(chǔ)單元與數(shù)據(jù)輸入/輸出端的連線就會(huì)變得很長(zhǎng)，特別是對(duì)于容量比較大得存儲(chǔ)器來(lái)說(shuō)，情況就更為嚴(yán)重，而連線的延遲至少是與它的長(zhǎng)度成線性關(guān)系，連線越長(zhǎng)，線上的延遲就越大，所以就會(huì)導(dǎo)致讀寫(xiě)速度的降低和不同存儲(chǔ)單元連線延遲的不一致性，這些都是在設(shè)計(jì)中需要避免的。
 

本文關(guān)鍵詞： SRAM

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